verilog compiler

ใบ อนุญาต: ฟรี ‎ขนาดแฟ้ม: N/A
‎คะแนนจากผู้ใช้: 4.0/5 - ‎1 ‎โหวต

คอมไพเลอร์ภาษา Verilog ที่เขียนโดยใช้ Java และ JavaCC มันสร้าง netlist ไฟล์ข้อความ ascii ของการเชื่อมต่อเซลล์ทั้งหมด มันสามารถรวบรวมวงจรที่มีขนาดใหญ่มากประกอบด้วยหลายโมดูล

ประวัติรุ่น

  • เวอร์ชัน Binaries โพสต์เมื่อ 2009-08-29
    การแก้ไขและการอัปเดตหลายรายการ
  • เวอร์ชัน N/A โพสต์เมื่อ 2009-08-29

รายละเอียดหลักสูตร